这两种Verilog写法有什么区别吗？不明白！

greenhope · 发表于 2011-5-18 16:34:48

好像敏感变量里面，不能同时检测clk的上升沿和下降沿……

anychao · 发表于 2011-5-22 00:03:52

是clk,你这个阻塞和非阻塞都没搞清楚

quwerwp · 发表于 2011-5-22 01:08:29

verilog代码看着好亲切

meijingguoyu · 发表于 2011-5-22 17:34:48

ff和latch，前者只在边沿，瞬间；但后者是一段时间,持续驱动。另外一个时序电路，一个组合电路

roy_rao · 发表于 2011-5-23 23:42:29

组合逻辑和时序逻辑的区别

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