Simulation的工具 --使用Verilog A 和spice netlist

ccljpeg · 发表于 2011-4-1 11:12:58

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设计Analog电路, 先将次要block用verilogA, 做function 描述,

主要block使用spicenetlist描述, 及simulation

请问, 除了Cadencetool 外, 有那些tool 可以
spicenetlist 和 verilog A 共同simulation

过路心客 · 发表于 2011-4-1 11:25:26

碰到同样的问题，同问。

ccljpeg · 发表于 2011-4-1 13:58:08

再补充一问, 回答时, 请加上是在 windows 平台, 还是 Linux平台

robberxiong · 发表于 2011-4-1 15:10:24

有好多工具，cadence的spectre，magma的Finsim等等

conghung2012 · 发表于 2012-5-2 10:15:41

spectre

hvpower · 发表于 2012-5-2 13:03:51

HSPICE也可以吧

smic008 · 发表于 2012-5-2 13:57:25

cadence的APS也可以支持verilogA，速度比较快。

lustephen · 发表于 2012-5-3 15:20:25

学习一下啊

icetop · 发表于 2012-5-3 21:56:23

Eldo
Hsim

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