设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 高级verilog RTL 设计指导(重新发）

1 234 5 6 7 8 9 10 ... 15 / 15 页下一页

返回列表发新帖

楼主: yangfunc

[资料] 高级verilog RTL 设计指导(重新发）

linda_wang@1999

发表于 2011-2-22 10:43:06 | 显示全部楼层

duoxie !

回复支持反对

linda_wang@1999

发表于 2011-2-22 10:44:44 | 显示全部楼层

看了,不错

回复支持反对

发表于 2011-2-22 12:09:50 | 显示全部楼层

thanks

回复支持反对

发表于 2011-2-22 13:53:01 | 显示全部楼层

下了，希望有用~~

回复支持反对

发表于 2011-3-11 14:39:08 | 显示全部楼层

下了看看,如何

回复支持反对

发表于 2011-3-11 14:41:18 | 显示全部楼层

yhank

回复支持反对

发表于 2011-3-12 00:22:20 | 显示全部楼层

看看，Thanks!

回复支持反对

发表于 2011-3-12 09:40:06 | 显示全部楼层

这本书很不错的~~~

回复支持反对

发表于 2011-3-12 13:43:06 | 显示全部楼层

kankan

回复支持反对

发表于 2011-3-12 21:37:17 | 显示全部楼层

非常感谢

回复支持反对

1 234 5 6 7 8 9 10 ... 15 / 15 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-10 12:59 , Processed in 0.046813 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表