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[求助] 如何降低FPGA芯片的功耗?

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发表于 2011-2-15 11:58:03 | 显示全部楼层 |阅读模式

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如题,各位大侠有什么好的经验和意见?
发表于 2011-2-15 12:55:00 | 显示全部楼层
时钟频率,不工作的模块要关闭等等,是需要考虑的因素,不能一直使能。
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发表于 2011-2-15 14:51:40 | 显示全部楼层
用更小的FPGA。。。
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发表于 2011-2-15 17:17:00 | 显示全部楼层
目前常見的方法就是Clock gating
在cell不做動作時將其輸入clock關掉
因為clock網路的消耗功率可能佔掉一般IC功耗的百分之50-70
目前clock gating的方法大多可在EDA tool操作時加上設定來實現
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发表于 2011-2-16 05:57:43 | 显示全部楼层
尽量减少跳沿的出现,比如时钟
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发表于 2011-2-16 09:58:39 | 显示全部楼层
同意4楼的观点
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发表于 2011-2-16 10:30:05 | 显示全部楼层
低端FPGA通常做不了门控。
高端的通常不需要考虑功耗。
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发表于 2011-2-16 12:14:56 | 显示全部楼层
功耗和时钟及工作内核电压的平方成正比。
在FPGA中应该考虑动态功耗和静态功耗。
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发表于 2011-2-16 12:49:16 | 显示全部楼层
学习了,节能降耗是趋势
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发表于 2011-2-16 17:04:05 | 显示全部楼层
Freq/2 , Parallel*2
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