异步设计难题证答

teleagle

感觉还是用同步的思想设计异步电路，应该有更好的办法

teleagle

这个贴子比较早，但讨论的问题很有意义，这么多年了今晚回来转转，才发现，也不知这位朋友对于此类异步采样问题，是否找到有效的解决方案，其实完全可以换一个思路，不要去考虑时钟的问题，不能让同步电路中时钟的局限把思路闭塞掉，实际只要有“数据有效”信号，足以可靠的采样，也不需要几级缓存，一级缓存足够可靠采样，采样本身也不需要FIFO，如果这位朋友回来看到此内容，可以继续讨论，这个问题可以解决。