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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 32位除法器设计Verilog代码

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楼主: liulangshusheng

[资料] 32位除法器设计Verilog代码

发表于 2014-11-9 15:22:06 | 显示全部楼层

真是好资料，感谢楼主分享。

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发表于 2015-2-11 21:41:38 | 显示全部楼层

发现转换部分没有啊

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发表于 2015-2-18 16:40:05 | 显示全部楼层

感谢分享！

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daxueliujisheng

发表于 2015-3-4 08:49:58 | 显示全部楼层

少文件的还传真狗屎

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发表于 2015-3-11 21:00:49 | 显示全部楼层

有用的文章

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发表于 2015-4-21 10:30:31 | 显示全部楼层

多谢分享

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发表于 2016-4-11 16:52:13 | 显示全部楼层

不知道是用什么算法实现的，希望能够用上

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发表于 2016-5-4 15:39:21 | 显示全部楼层

希望能够有所帮助！

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发表于 2016-5-4 15:53:10 | 显示全部楼层

谢谢啊

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发表于 2016-5-4 16:01:56 | 显示全部楼层

回复 1# liulangshusheng

好东西，谢谢分享

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