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module new(out,in,enable );
output[0:7] out;
input[0:7] in;
input enable;
reg[0:7] out;
always @( enable)
if( enable )
assign out = in;
else
deassign out;
endmodule
这时书上的例子,怎么会出现error:
@E: CG283 :"D:\cpld\verilog\new.v":20:12:20:17|Procedural assign is not a supported statement |
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