我刚接触FPGA/CPLD,我采用的是max+plusII工具,使用verilog hdl语言写了一段代码,编译通过,并生成了一个*.sym文件。然后我在图形设计文件中调用了该sym文件,并添加了input和output端口,注输出为总线输出。编译的时候出现错误:error:Symbol or function propotype ':1' does not match its design file:it has 26pinstubs/ports,but the design file has 0 pins.
不知道怎么解决,请大家帮帮忙