请教，为什么DC综合后的时序报告会有这么多的warning，应该怎么改脚本，谢谢

xuzhonglong · 发表于 2012-11-13 15:08:49

这个比较容易解决的吧，仔细看看DC综合出的电路图，本身很多cell的管脚就是不用的

mrlong · 发表于 2022-3-9 10:34:32

我也遇到这种情况，报出的port在代码中都用到了，为什么还有好多load，请问这个怎么解决呀

mark杨 · 发表于 2024-7-25 10:33:15

心海的一滴泪发表于 2010-9-5 20:16
明显是内部有些CELL的管脚没用到,呵呵
如果是整个module的输出管脚无load就得注意了 ...

如果整个moudle 的输出都没有load 代表了什么啊?

心海的一滴泪 · 发表于 2024-10-29 22:07:04

mark杨发表于 2024-7-25 10:33
如果整个moudle 的输出都没有load 代表了什么啊?

这个模块是多余的，或者说集成的时候出问题了

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