formality中遇到unmatch的问题，请高手指点下

liushutao · 发表于 2010-12-3 20:36:15

学习一下啊

xiaoxiaoshi · 发表于 2011-1-20 19:12:19

7楼说的不对啊
verification_clock_gate_hold_mode指的是clock gating cell什么时候使时钟有效，是高是低还是高低都有，这个和dc命令里面生成clock gating的命令有关了

ksg12 · 发表于 2011-2-24 09:50:28

哈哈，formality这个东西，总是感觉有点水

yong_1789 · 发表于 2011-2-24 14:41:28

哦，明白了

lucyping · 发表于 2011-10-13 18:22:52

虚心学习

buhekele · 发表于 2011-11-14 16:18:35

虚心学习啦。。。

a262915239 · 发表于 2011-11-20 16:38:23

学习学习

guangliangwang · 发表于 2013-12-26 14:10:12

ggggggggggggggggood

wlzhi · 发表于 2013-12-27 22:01:05

虚心的学习之。

orphan · 发表于 2014-6-7 15:31:45

12楼果然高

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