求助atpg simultion 问题

kshuang · 发表于 2019-1-30 23:42:17

学习学习

flow2000a · 发表于 2019-1-31 19:48:05

dump mismatch的波形与之前pre-layout的比较，看看哪里出的X

fangwang85 · 发表于 2019-2-11 16:26:00

回复 8# lingduyu99

赞一个，学习了

fangwang85 · 发表于 2024-5-11 10:19:42

yohuang 发表于 2010-7-10 13:48
你的设计会不会不是full scan的架构？导致里面有些时序单元没有正确初始化？对于有memory的设计，你可以 ...

full scan 的意思是全部上chain 对吧？

yuanpin318 · 发表于 2025-4-30 16:32:33

0x或1x mismatch我觉得还好。我一般先看哪个pattern fail。单独用VCS跑这个pattern，一般都是capture时有X。然后trace为什么会发生X，原因太多了。

难弄的是01 mismatch。

Qear · 发表于 2025-5-29 16:35:20

gentlegnat 发表于 2010-7-7 16:03
谢谢楼上的回复，我做的是post layout之后的post simulation,加入了sdf,pt也没有timing violation,但是仿真 ...

没用过新思的，不过有没有看过 exception SDC 设置是否正确呢？multicycle_path 有时候会没有吃进去，导致出现 mismatch

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