请问，中频采样，16bitadc的时钟电路该如何设计？

caotingg · 发表于 2010-7-4 11:18:35

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根据公式 SNR = -20LOG(2*PI*f*ta),如果70Mhz中频采样，要SNR达到75dB,那么时钟的jitter（即公式中的ta)就要达到0.4ps，怎么才能得到这么小jitter的钟呢？成本不会太高！

zw1035961900 · 发表于 2010-7-14 23:45:58

aaaaaaaaaaaaaaaaaaaaaaaaa

德律风根 · 发表于 2010-12-29 03:16:32

貌似时钟芯片都很贵.

steep · 发表于 2012-10-8 14:58:51

PLL,
或采用参考设计.

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