DC中的时钟设置问题

kounan2010 · 发表于 2010-4-24 22:58:42

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设计中源时种clk,这个时钟在反向等组合逻辑下又生成有门控时钟clk_gated，然后这个门控时钟又生成另个一个时钟clk1，这种时钟关系怎么描述和约束啊？
期待您的解答，谢谢

kounan2010 · 发表于 2010-4-25 22:14:42

希望大家帮我解答一下，不知道怎么进行下去了

bidty · 发表于 2010-4-26 20:21:56

create_clock
create_generate_clock
create_generate_clock
set_false_path

willwillwill · 发表于 2010-4-27 11:17:55

内建时钟？

leadwellfine · 发表于 2010-4-27 12:17:15

clk进入reg的D端后都需要定义genarate clock,经过组合逻辑或ICG都不需要定义。

kounan2010 · 发表于 2010-5-4 15:19:00

5# leadwellfine
谢谢你啊,很受用.
现在做的设计时钟clk从组合逻辑出来,会作为时钟使用clk_gated
而且这个新时钟还会经过一些逻辑以及reg出来,作为时钟使用clk1
这种情况下,是使用creat_generated_clock来约束clk1吗,它的源时钟是clk对吗?
期待您的解答

inspectb · 发表于 2010-7-19 10:29:45

如果我理解你的话没问题的话，应该就是和你说的一样，呵呵。

zhushentian · 发表于 2010-7-19 10:33:24

学习下

meijingguoyu · 发表于 2010-7-30 10:02:51

学习下，楼主问题解决后还请给个解决方法

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[求助] DC中的时钟设置问题

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