设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › UART(通用异步收发器)Verilog程序，串并转换电路 ...

123 4 5 6 7 8 9 10 ... 12 / 12 页下一页

返回列表发新帖

楼主: huoxingst

[资料] UART(通用异步收发器)Verilog程序，串并转换电路

发表于 2010-4-24 10:07:34 | 显示全部楼层

thanks

回复支持反对

发表于 2010-4-25 22:45:53 | 显示全部楼层

此类程序值得学习！！！！
最好有VHDL的

回复支持反对

发表于 2010-4-26 21:45:55 | 显示全部楼层

晶振时钟稳定

回复支持反对

发表于 2010-4-26 21:58:03 | 显示全部楼层

感谢楼主分享

回复支持反对

发表于 2010-5-4 13:07:16 | 显示全部楼层

dddddddddddddddd

回复支持反对

发表于 2010-5-4 13:08:55 | 显示全部楼层

感謝分享

回复支持反对

发表于 2010-5-10 00:53:06 | 显示全部楼层

看看吧，好东西

回复支持反对

发表于 2010-5-10 00:54:27 | 显示全部楼层

貌似不错啊

回复支持反对

发表于 2010-5-10 07:11:22 | 显示全部楼层

10# besttwo

回复支持反对

发表于 2010-5-11 20:59:16 | 显示全部楼层

看看楼主的思想

回复支持反对

123 4 5 6 7 8 9 10 ... 12 / 12 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-28 02:36 , Processed in 0.151131 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表