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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 请教systemverilog中clocking问题

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楼主: decade

[求助] 请教systemverilog中clocking问题

发表于 2013-7-11 16:29:20 | 显示全部楼层

学习了

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发表于 2013-9-24 11:32:05 | 显示全部楼层

带时序的赋值

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发表于 2014-9-23 12:46:50 | 显示全部楼层

看看问题吧

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发表于 2016-6-15 15:58:08 | 显示全部楼层

看不懂。。。哭

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发表于 2017-10-25 14:56:40 | 显示全部楼层

多谢了，学习了

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发表于 2018-12-7 00:06:12 | 显示全部楼层

thank

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发表于 2020-2-5 10:23:19 | 显示全部楼层

学习一下！

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