在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 4273|回复: 1

[求助] 如何用VHDL实现类似Verilog里的事件?

[复制链接]
发表于 2010-3-12 10:34:42 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
Verilog里面可以定义事件(event),可以对testbench里面的信号进行监测,满足事件触发条件就触发事件并引发相应的处理,Verilog里面的event只用于仿真,不能综合。
与Verilog里的事件相关的语法如下:
定义一个事件:
event reset_trigger;
触发事件:
#10 -> reset_trigger;
由事件引发的操作:
@ (reset_trigger);
问一下用VHDL如何实现以上的事件机制?
发表于 2010-5-17 22:33:15 | 显示全部楼层
不懂 但是帮顶
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-29 22:53 , Processed in 0.259694 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表