debussy+modelsim的仿真用Verilog可以，用VHDL就不行

songzifeng · 发表于 2014-5-20 21:53:40

学习了~

billzhang027 · 发表于 2014-5-29 16:11:35

我的也是这个问题

sasso · 发表于 2014-6-8 02:34:14

我是这样做的
1、编辑modelsim根目录下的modelsim.ini文件，将; Veriuser = veriuser.sl 更换为Veriuser=C ...
edutainment 发表于 2010-3-4 13:41

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debussy meaning . modelsim does verilog a

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