Aldec ALINT v2008.06 for "2K/XP/Vista" Verilog 语法的设计规则检验器

iaudio_xyz · 发表于 2014-4-19 22:13:35

回复 50# iaudio_xyz

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iaudio_xyz · 发表于 2014-4-19 22:16:20

回复 51# iaudio_xyz

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iaudio_xyz · 发表于 2014-4-19 22:18:25

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iaudio_xyz · 发表于 2014-4-19 22:20:20

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evil_guy · 发表于 2014-4-23 12:34:14

回复 1# 900200

楼主同志，问下，仿真中如何加入quartus中的ip核？

vegh · 发表于 2015-11-15 10:37:42

请问下，为什么要分这么多个文件？谢谢

辛中臣 · 发表于 2015-12-9 17:41:09

多谢楼主分享

TXY_MESSI · 发表于 2017-5-11 09:53:02

感谢分享

285940684 · 发表于 2017-8-1 16:06:01

markxia

dreamfly123123 · 发表于 2017-8-1 17:03:42

谢谢了

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[原创] Aldec ALINT v2008.06 for "2K/XP/Vista" Verilog 语法的设计规则检验器