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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › VMM for SystemVerilog （夏宇闻 中文版）
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楼主: saintgang

[资料] VMM for SystemVerilog （夏宇闻 中文版）

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聂默
发表于 2018-2-24 15:56:13 | 显示全部楼层
为版主分享资料表示感谢，但同样觉得分得太多，下载麻烦且消耗过多信元…
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聂默
发表于 2018-2-24 16:29:35 | 显示全部楼层
差评！哪里是VVM?
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eyescheong
发表于 2018-10-26 22:33:34 | 显示全部楼层
这个书虽然好，太多了
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eyescheong
发表于 2018-10-26 23:10:42 | 显示全部楼层
钱都扣完了，太狠了点
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