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查看: 6576|回复: 31

编写高效的测试设计(verilog/vhdl)

发表于 2009-12-10 10:17:39 | 显示全部楼层 |阅读模式

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编写高效的测试设计(verilog/vhdl)

编写高效的测试设计(testbenches.rar

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发表于 2009-12-10 12:06:30 | 显示全部楼层

学习一下阿。

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发表于 2009-12-11 20:39:29 | 显示全部楼层

下来看了再说

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发表于 2009-12-11 21:42:00 | 显示全部楼层

好的，用来学习

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发表于 2009-12-18 10:38:59 | 显示全部楼层

下来看看

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发表于 2009-12-18 10:58:48 | 显示全部楼层

thanks

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发表于 2009-12-23 21:00:27 | 显示全部楼层

测试资料珍贵啊~谢谢分享~

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发表于 2009-12-28 22:04:39 | 显示全部楼层

正好需要，谢谢楼主正好需要，谢谢楼主

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发表于 2009-12-28 22:34:02 | 显示全部楼层

下来看了再说

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发表于 2010-1-8 12:24:37 | 显示全部楼层

ddddddddddddddddddddddd

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