LDO测试发现在大负载时输出电压下降

bkat

tsmc18流的LDO在负载较重时（10mA --> 20mA），输出电压变小（1.8V --> 1.6V）

仿真时输出即使到50mA也不会出现输出电压下降的情况（前后仿都验证过）

此时输出电压稳定在1.6V，应该不是稳定性问题。请问有碰到过同样情况的？

xcoder

   

tsmc18流的LDO在负载较重时（10mA --> 20mA），输出电压变小（1.8V --> 1.6V）

仿真时输出即使到50mA也不会出现输出电压下降的情况（前后仿都验证过）

此时输出电压稳定在1.6V，应该不是稳定性问题。请问有碰到 ...
bkat 发表于 2009-11-27 09:22

                               
登录/注册后可看大图

package and bonding wire resistance?

bkat

不明白 xcoder 具体指的是什么意思

负载时片内的 测试点在片外  

加上package and bonding 模型也验证过的

mycolee

PCB的连线电阻有没有考虑？

lrzhu

可以测试bandgap嘛？ 测一下，看看是不是banggap的问题（重载下轻载下都测试下），如果是的话，有可能layout没处理好，可能会有latch up问题。

chenxinweihai

有可能是bandg问题...或者大负载时影响误差放大器失调?

wfish

must be the parasitic resistance

xcoder

   

不明白 xcoder 具体指的是什么意思

负载时片内的 测试点在片外  

加上package and bonding 模型也验证过的
bkat 发表于 2009-11-27 12:41

                               
登录/注册后可看大图

那你试试LRZHU的建议，LAYOUT可能没考虑好

amodaman

拿电路图出来看看才能看个究竟。

ckseu

Vout 是突变还是线性掉下来的？
线性的掉，楼上说的各种情况都有可能
突变，是不是保护电路（限流等）起作用了
BTW，不太同意是BGR的问题