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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › [请教]关于不能综合的Verilog语句的改写

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楼主: cashflow

[请教]关于不能综合的Verilog语句的改写

楼主| 发表于 2009-10-22 11:13:45 | 显示全部楼层

谢谢楼上的两位了

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发表于 2009-10-23 18:40:21 | 显示全部楼层

有些语句是不能综合的。只能仿真！！！

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发表于 2009-10-23 19:21:40 | 显示全部楼层

我看到了意大利面条

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发表于 2010-5-15 21:03:49 | 显示全部楼层

学习了啊

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