这个由Verilog语言设计的模块是不是有错啊？

guoyingjiang

primitive DFF(Q,D,clk);
output Q;
input D,clk;
reg Q;
table
//clk D : state : Q
(01) 0 : ? : 0; //上升沿到来，输出Q=D
(01) 1 : ? : 1;
(0x) 1 : 1 : 1;
(0x) 0 : 0 : 0;
(?0) ? : ? : -; //没有上升沿到来，输出Q 保持原值
? (??) : ? : - ; //时钟不变，输出也不变
endtable
endprimitive