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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Enjoy System Verilog with Verdi

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楼主: searies

Enjoy System Verilog with Verdi

发表于 2010-9-20 20:39:50 | 显示全部楼层

看看！！！

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发表于 2010-9-20 20:41:17 | 显示全部楼层

看看！！！

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发表于 2010-10-19 13:51:36 | 显示全部楼层

thank you for your sharing

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发表于 2010-10-19 16:43:28 | 显示全部楼层

thanks a lot thanks

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发表于 2010-10-20 21:01:42 | 显示全部楼层

谢谢楼主
谢谢楼主

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发表于 2010-12-4 08:04:35 | 显示全部楼层

I just like to use this to debug my OVM testbench

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发表于 2010-12-5 08:37:52 | 显示全部楼层

this is for all. thx thx.

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发表于 2010-12-12 13:36:23 | 显示全部楼层

Thanks!!!

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发表于 2010-12-14 13:39:14 | 显示全部楼层

回复 1# searies

不错，谢谢楼主分享

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发表于 2011-2-22 11:07:01 | 显示全部楼层

duoxie.

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