小弟在用icds导出netlist的时候，除了一些问题，望指导

chneagle · 发表于 2009-8-16 14:05:56

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小弟在用icds导出verilog进行仿真的时候，为什么好多子模块在可见的pin之外，还会冒出一些inh_VDD等一些意料之外的pin，难道是内部设定的global变量？但是为什么一些其他的global被当作模块的pin被导出。但是多出来的这些pin不影响仿真。望各位大哥指点。谢谢。

kyoiwaiah · 发表于 2009-8-16 21:42:41

原来是这样原来是这样

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原来是这样