systemverilog 如何如何debug?

floatnebula · 发表于 2009-8-5 17:08:55

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我用的是cadence 的ncverilog或irun仿真，可是systemverilog中的类或结构没法察看信号（除非打印出来),也不能用verdi察看。有经验的能告诉下一般是如何debug的么？谢先。

madegebi · 发表于 2009-8-5 22:49:00

帮助楼主顶下!

floatnebula · 发表于 2009-8-6 17:33:01

没人回答啊? 还是大家都太忙了？

dsa122 · 发表于 2009-8-8 11:12:33

学习一下

mingrenyc · 发表于 2009-8-13 14:52:27

xuexiyixia a ,hehe

能饮一杯 · 发表于 2009-8-13 16:53:32

这个目前没有好办法，只有两个笨办法，当然，虽然笨但有效：
一个是楼主提到的打印；另一个是单步调试。

VCS最新beta版本（0912）可以用DVE查看transaction的波形，他们的FAE来推了几回了，我还没试过，不知道怎么样。如果好用，估计将来Cadence也会出这样的功能。

TommyGG · 发表于 2009-8-22 13:25:30

感觉90%以上的DEBUG都可以用打印LOG的方式搞定，实在搞不定就用DVE单步跑，不过我很讨厌DVE，感觉特别麻烦，不得已才有的。

liykxy52 · 发表于 2012-3-8 10:43:13

请高手回答！

anychao · 发表于 2012-3-8 11:28:12

我也来学学，帮助楼主顶一下

BABABA · 发表于 2012-3-23 09:54:32

感觉90%以上的DEBUG都可以用打印LOG的方式搞定，实在搞不定就用DVE单步跑，不过我很讨厌DVE，感觉特别麻烦， ...
TommyGG 发表于 2009-8-22 13:25

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基本上就是看waveform和print log，从来没用过单步。

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