关于verilog和vdhl

suncaocool · 发表于 2009-7-2 10:32:14

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请问哪种语言更主要？还有nc verilog和什么system verilog 这些语言呢？是不是都要熟练掌握？

armweak · 发表于 2009-7-2 11:08:10

我觉得语言只是工具，程序写的好不好重要的是设计者的思想。
学哪门语言应该考虑周围的人的情况，用一样的语言交流起来方便一些。

foggerwoody · 发表于 2009-7-2 12:43:57

个人觉得 verilog 比较精简易学比起vhdl来直观
vhdl比较严谨
建议verilog 上手在转到vhdl

原帖由 suncaocool 于 2009-7-2 10:32 发表

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请问哪种语言更主要？还有nc verilog和什么system verilog 这些语言呢？是不是都要熟练掌握？

blank · 发表于 2009-7-2 13:08:10

verilog简单，方便，上手容易，国内比较流行。VHDL较为严谨。语言是次要的，只要think in hardware,用哪个HDL都无所谓。

wangr0913 · 发表于 2009-7-2 13:10:31

sys verilog好，据说是以后的必然趋势

wangr0913 · 发表于 2009-7-2 13:16:14

个人觉得vhdl好一些，语法比较严谨，尤其是在基带信号传输的过程中比verilog好多了。至于verilog类C的写法，写起算法来要容易一些，方便一些，看你具体做什么工作而定

blank · 发表于 2009-7-2 13:19:38

原帖由 wangr0913 于 2009-7-2 13:16 发表

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个人觉得vhdl好一些，语法比较严谨，尤其是在基带信号传输的过程中比verilog好多了。至于verilog类C的写法，写起算法来要容易一些，方便一些，看你具体做什么工作而定

为什么语言的选择和应用还有关系？

suncaocool · 发表于 2009-7-2 14:43:17

我现在有一点点verilog的基础，将来具体的语言选择还要和项目很相关吗？不能够一直用verilog闯天下吗？

exiaohu · 发表于 2009-7-2 14:57:16

语言是其次，关键是思维

blank · 发表于 2009-7-2 15:05:40

原帖由 suncaocool 于 2009-7-2 14:43 发表

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我现在有一点点verilog的基础，将来具体的语言选择还要和项目很相关吗？不能够一直用verilog闯天下吗？

一门语言常用的语法你学一天就够了。所以根本不要为将来用什么语言担忧。还是那句话，think in hardware.

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