设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › （原创）EditPlus 可以为Verilog，VHDL语法着色了！ ...
12
返回列表 发新帖
楼主: tiger1125

（原创）EditPlus 可以为Verilog，VHDL语法着色了！

[复制链接]
lbpowerljh
发表于 2010-5-9 19:21:51 | 显示全部楼层
K看看！！！！！！！
回复 支持 反对

举报

wasdwf
发表于 2012-2-3 16:58:39 | 显示全部楼层
咋不行呢
回复 支持 反对

举报

笑泪
发表于 2012-2-5 16:20:49 | 显示全部楼层
回复 3# frnk
是的，我之前也是使用UE来着，但是它的关键词高亮以及折叠很不好。现在改用notpad，挺不错的。
回复 支持 反对

举报

frinos
发表于 2012-3-5 13:59:17 | 显示全部楼层
学习一下怎么弄！！！
回复 支持 反对

举报

ra3d
发表于 2014-8-16 22:29:36 | 显示全部楼层
学习了，不错。。
回复 支持 反对

举报

12
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-26 09:15 , Processed in 0.077318 second(s), 3 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表