对dc_ultra综合出来的网表和RTL做formality要注意什么呢？

woshiwenzi11 · 发表于 2009-6-17 17:30:09

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请教各位大侠：对dc_ultra综合出来的网表和RTL做formality要注意什么呢？有没有什么要特别注意和设置的地方？

[ 本帖最后由 woshiwenzi11 于 2009-6-17 17:31 编辑 ]

avanti · 发表于 2009-6-18 00:42:20

If your design is not so critical, do not try sequential input inverse or timing re-design for logic synthesis.
It is hard for LEC and gate level debugging.

Langjityb · 发表于 2011-12-1 11:31:47

好像是需要一个SVF文件!

icfbicfb · 发表于 2011-12-1 14:05:22

一般可以加载一个 svf文件，standard verification format

set_svf XXX.svf 否则formal很难过的

nicholas08 · 发表于 2011-12-1 14:07:29

我一直有个想法。如果DC综合出来的东西Formality都不能保证一定过。那synopsys怎么卖tool呢。。
如果用conformal 不过，到还情有可原。

icfbicfb · 发表于 2011-12-1 14:15:34

rtl vs gate确实需要很多的debug，后端的人不一定搞的定的，要前端都要看下，

不同厂商的就更离谱了，比如dc综合的让formality过的可能性大大于让lec过，
rc综合的让lec过的可能性大大于formality，

gate vs gate 就简单了，啥工具都一样

kharthik · 发表于 2014-1-9 21:40:12

DC Ultra license error

494693243 · 发表于 2018-7-9 18:48:34

回复 5# nicholas08

几年过去了，不知道层主这个想法明朗了没有

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