FPGA要怎么设计一个高倍的倍频器??

angelojiang · 发表于 2009-6-6 09:57:08

如果你要从48.3MHz 0.3MHz 步进到63MHz应该很难实现的。

马达电机控制需要这样的脉冲吗？

tmwcndjjmj · 发表于 2009-6-15 08:45:42

原帖由 angelojiang 于 2009-6-6 09:57 发表

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如果你要从48.3MHz 0.3MHz 步进到63MHz应该很难实现的。

马达电机控制需要这样的脉冲吗？

因为是多颗步进马达要做到同步的控制
而每颗的齿轮数都不同
所以只好延用之前同事的程式
用改变clock频率的方式来控制
所以才需要这样的脉冲

wind330 · 发表于 2009-6-15 13:39:32

利用ASIC，频率综合器，ADI公司就有几款。

tmwcndjjmj · 发表于 2009-7-3 10:25:38

問題決解了
謝謝各位的幫忙
最好還是使用counter來計數
不使用改變頻率來控制了
然雖同步方面算了很久才達成
不過總算是完成了

kyoiwaiah · 发表于 2010-10-11 13:59:29

我有个想法不知道可不可行：
我先认为你这个速度是由单位时间内clk上升沿的个数来控制的
那么我们能不能用算法来对clk这个端口插入一些上升沿，来达到增频的目的，只要算法保证插入时间点的平均分布

qiantianyiqian · 发表于 2010-10-11 16:05:15

这个问题，小弟不行

jl1374141105 · 发表于 2017-12-18 16:04:50

学习了，多谢分享！

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