设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › ADC 采样电容取值问题

返回列表发新帖

查看: 2050|回复: 0

ADC 采样电容取值问题

发表于 2009-5-26 17:26:08 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

还是在做那个 6 bit，1G折叠插值ADC。
教科书上说采样电容取值的下限是根据 kT/C 噪声确定的，公式为 C>=12KT*(2^2B/Vfs^2)，其中 Vfs 为摆幅。
我计算了一下，大概只需要 1.5fF就够了……大家看看是不是这样的啊，大牛指点一下我这小菜鸟吧

电容, 教科书, 小菜

相关帖子

回复

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-28 21:00 , Processed in 0.115125 second(s), 8 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表