后仿真问题

yn800323 · 发表于 2004-4-26 17:48:47

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后仿真中modelsim出现这样的问题： Error at time=17ns WR_EN=x, expected=0
# Error at time=17ns RD_EN=x, expected=0
若不影响我的整个时序，是不是可以不理他，还有，这种错误会是那里的错呢，约束不对？还是程序问题，怎么解决？也就是从那里下手？还有在后仿真中，ise出现的warning:WARNING:NetListWriters:108 - In order to compile this verilog file successfully,
please add $XILINX/verilog/src/glbl.v to your compile command.，，，跟这个有关么

fwang · 发表于 2004-4-26 19:03:29

[这个贴子最后由fwang在 2004/04/26 08:39pm 第 2 次编辑]

第一个问题不很明白
glbl.v是定义全局信号的模块
仿真时用到的一些全局信号都必须在其中定义

yn800323 · 发表于 2004-4-26 20:01:09

就是说，它虽然提示错误，但我感觉并不影响整个时序，只是不定态的时间多延迟了一个时钟，所以我想问这样的错误是不是不用管它，关于glbl.v的问题你说明白点，什么叫做在glbl.v中定义？？？

fwang · 发表于 2004-4-26 20:23:49

Xilinx的Xilinx\verilog\src目录下有一个glbl.v的文件里面声明了全局置位、复位的4个信号
wire GR;
wire GSR;
wire GTS;
wire PRLD;
在后仿真的时候，要在自己的仿真文件里面声明GSR，GTS等信号。
声明方法为：
wire GSR = glbl.GSR;
wire GTS = glbl.GTS;
而且在Modelsim仿真时，在load时不仅仅要load仿真的testbench，还要同时load glvl.v。
但是如果使用ISE的集成环境调用Modelsim进行布局布线后仿真，以上工作会由ISE自动完成，不用用户另行添加声明。

goodhope · 发表于 2004-4-26 20:52:59

"x"指有timing violation。不过要是你逻辑摸拟通过了应该可忽略吧。Modelsim一般会报告timing violation。Search一下Modelsim message setup,hold...

bravelu · 发表于 2004-4-26 21:28:58

精华区里有两个关于后仿真的帖子，里面对glbl的使用讲得比较清楚，你有兴趣的话可以参考一下。

yn800323 · 发表于 2004-4-27 08:33:40

但是如果使用ISE的集成环境调用Modelsim进行布局布线后仿真，以上工作会由ISE自动完成，不用用户另行添加声明。，，
我就是再ise中调用modelsim才出现有关glbl.v的错误，，所以不知道怎么回事，关于glbl.v用不用象库一样编译？？

bravelu · 发表于 2004-4-27 09:22:37

glbl.v肯定是需要编译的，但是不太清楚在集成环境中具体该怎么做。

yn800323 · 发表于 2004-4-27 10:28:04

# Loading work.glbl,,,说明glbl可以用了，
“X",,timing violation,,一般怎么引起的？不是但因为setup,和holdtime吧？？怎么解决？

yn800323 · 发表于 2004-4-27 18:22:49

WARNING:NetListWriters:108 - In order to compile this verilog file successfully,
please add $XILINX/verilog/src/glbl.v to your compile command.
为什么老是有这样的警告！！！怎么编译glbl？有它有什么作用么？？晚上回来再看精华帖子把！！！