设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 硬件设计论坛 › 电路设计论坛(数字/模拟) › 电路设计资料 › 一种18bit SARADC设计实现

1 ... 3 4 5 6 7 8910 11 12 / 12 页下一页

返回列表发新帖

楼主: dorislynn

一种18bit SARADC设计实现

发表于 2015-5-28 15:13:21 | 显示全部楼层

good

segement R-2R resistor -> 8bit
binary weight Cap array -> low powr , 12bit limit
-> use trim improve resolution

segment Cap arry
segment cap + res array

回复支持反对

发表于 2015-11-16 19:52:44 | 显示全部楼层

一种18bit SARADC设计实现

回复支持反对

发表于 2015-12-14 08:59:12 | 显示全部楼层

谢谢额分享

回复支持反对

发表于 2016-4-8 01:23:29 | 显示全部楼层

感謝作者無私分享~

回复支持反对

发表于 2016-4-8 19:02:34 | 显示全部楼层

Thanks a lot

回复支持反对

发表于 2016-4-15 17:02:56 | 显示全部楼层

好资料

回复支持反对

发表于 2016-4-26 14:32:41 | 显示全部楼层

回复支持反对

发表于 2016-7-5 16:28:17 | 显示全部楼层

THANK YOU

回复支持反对

发表于 2016-8-11 17:15:41 | 显示全部楼层

一种18bit SARADC设计实现

回复支持反对

维也纳的edg

发表于 2017-3-7 20:21:12 | 显示全部楼层

牛掰上天

回复支持反对

1 ... 3 4 5 6 7 8910 11 12 / 12 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-7 18:45 , Processed in 0.120504 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表