请教：奇怪的PLL Vctrl纹波

mustangyhz · 发表于 2010-4-21 15:48:14

请问你的PLL是在cadence下仿真的吗？一般锁定时间要300个微妙左右，但是我仿真3个微妙，仿真数据就有10多个G了，硬盘就没有空间了，你是如何做到PLL的瞬态仿真的？能把你的proj发一份给我或加我QQ跟我联系吗？请教了！谢谢！

幽远的天空 · 发表于 2010-9-6 22:41:04

可以加电感电容并联谐振在2w0,形成高阻抗，防止vco输出影响vtrl....或者加电阻电容形成低通滤波器....

mcjoyway · 发表于 2010-9-8 21:27:20

请问你的PLL是在cadence下仿真的吗？一般锁定时间要300个微妙左右，但是我仿真3个微妙，仿真数据就有10多个G了，硬盘就没有空间了，你是如何做到PLL的瞬态仿真的？能把你的proj发一份给我或加我QQ跟我联系吗？请教了 ...
mustangyhz 发表于 2010-4-21 15:48

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设置仿真器只保存你关心节点的仿真数据，数据量就小很多了，而且由于读写硬盘的次数少了，仿真速度也会提高。

aaawxg · 发表于 2010-10-13 20:10:21

hhhhhhhhhhhhhhhhhhhhh

yuanlk_seu · 发表于 2012-7-30 12:57:37

回复 7# depend135

你好，看到你对Vtune纹波的解释我受益匪浅，但是我自己认为可能不是那个原因，我觉得尽管可变电容会变化，但是VCO的两端的差分输出也是同时变化的，所以波峰与波谷的位置还是应该对称的，这样基波成分在Tune上的叠加应近似为0了，只是二次谐波成分可能会叠加到Vtune上，但是这样的2w频率比较高，不会影响杂散指标，因为他影响的杂散在2W处，应该远在带外，但是如果幅度过大的话，可能会影响可变电容的变化，这样就可能会影响频率的变化，这样就会影响相位噪声，但是也是在带外，所以不比关心，我们所关心的是低频的干扰（带内），我有个问题就是带内的杂散大家是怎么分析的，一般鉴相器工作频率在几M以上时参考杂散就可能在带外，对指标影响不大，但是带内还是要有杂散的，怎么样减小呢？？？

yuanlk_seu · 发表于 2012-7-30 12:58:32

回复 1# vikinglan

你好，看到你对Vtune纹波的解释我受益匪浅，但是我自己认为可能不是那个原因，我觉得尽管可变电容会变化，但是VCO的两端的差分输出也是同时变化的，所以波峰与波谷的位置还是应该对称的，这样基波成分在Tune上的叠加应近似为0了，只是二次谐波成分可能会叠加到Vtune上，但是这样的2w频率比较高，不会影响杂散指标，因为他影响的杂散在2W处，应该远在带外，但是如果幅度过大的话，可能会影响可变电容的变化，这样就可能会影响频率的变化，这样就会影响相位噪声，但是也是在带外，所以不比关心，我们所关心的是低频的干扰（带内），我有个问题就是带内的杂散大家是怎么分析的，一般鉴相器工作频率在几M以上时参考杂散就可能在带外，对指标影响不大，但是带内还是要有杂散的，怎么样减小呢？？？

JJmeow · 发表于 2013-7-13 14:02:23

感謝經驗分享

hustanghu · 发表于 2014-3-31 16:44:57

这个问题我刚好也遇到了，正好来eetop上找解决方法。我认为，振荡电压就算是完全对称的，由于二个可变电容瞬时的二端电压不一样，可变电容的瞬态电容不一样，这样相对于震荡信号来说阻抗不一样，震荡信号叠加后也不会出现随时间不变的效果，这也就导致了Vctrl上纹波很大。刚做过实验，可变电容越大，瞬态电容差就越大，Vctrl上纹波就越大，且和可变电容成比例增加

tang66521 · 发表于 2018-4-8 13:53:39

楼上说的感觉有理但是带内的杂散怎么分析呢

tang66521 · 发表于 2018-4-8 13:56:05

回复 16# yuanlk_seu
大神，你想问的问题有答案了吗

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