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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › Verification Methodology Manual for SystemVerilog.

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楼主: wuhuhusong

Verification Methodology Manual for SystemVerilog.

发表于 2009-9-1 15:26:26 | 显示全部楼层

这个是号东西啊

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发表于 2009-9-18 18:39:01 | 显示全部楼层

太好了，找来找去还是此处方便

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发表于 2009-9-18 18:41:02 | 显示全部楼层

再回复一个为了加分

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发表于 2009-9-19 22:44:59 | 显示全部楼层

支持多发好书。
谢谢。

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发表于 2009-9-22 00:04:56 | 显示全部楼层

THANKS FRO SHAINRG

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发表于 2009-9-22 20:27:20 | 显示全部楼层

谢谢，

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发表于 2009-10-16 15:29:41 | 显示全部楼层

xiexie

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发表于 2010-2-8 13:57:30 | 显示全部楼层

good book

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发表于 2010-2-11 19:15:54 | 显示全部楼层

多谢。
1# wuhuhusong

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发表于 2010-4-3 20:46:19 | 显示全部楼层

thanks for sharing

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