设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › VerilogHDL及其Testbench编写方法

1 ... 14 15 16 171819 20 21 22 ... 24 / 24 页下一页

返回列表发新帖

楼主: maxidy

VerilogHDL及其Testbench编写方法

发表于 2011-1-19 17:33:15 | 显示全部楼层

it's very cool!

回复支持反对

发表于 2011-1-27 22:50:09 | 显示全部楼层

下下来看看非常感谢

回复支持反对

发表于 2011-2-23 17:57:15 | 显示全部楼层

thanks a lot

回复支持反对

发表于 2011-2-26 17:49:31 | 显示全部楼层

挺好的，谢谢！

回复支持反对

发表于 2011-3-1 21:29:28 | 显示全部楼层

傻傻分不清楚~謝~

回复支持反对

发表于 2011-3-1 22:48:33 | 显示全部楼层

回复 1# maxidy

谢了，正好最近用

回复支持反对

发表于 2011-3-3 10:54:19 | 显示全部楼层

thanks a lot

回复支持反对

发表于 2011-4-3 23:46:15 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2011-5-16 05:01:09 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2011-5-16 08:10:50 | 显示全部楼层

学习学习

回复支持反对

1 ... 14 15 16 171819 20 21 22 ... 24 / 24 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-30 15:01 , Processed in 0.122426 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表