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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Power Reduction Through RTL Clock Gating
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楼主: sky_ic

[资料] Power Reduction Through RTL Clock Gating

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fuce
发表于 2009-6-25 22:08:04 | 显示全部楼层
多谢了。
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wangjm
发表于 2009-6-26 23:57:10 | 显示全部楼层
thanks a lot
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alvinact
发表于 2009-6-27 16:59:02 | 显示全部楼层
bucuo
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caser
发表于 2009-7-3 11:20:00 | 显示全部楼层

学习一下，谢谢！

学习一下，谢谢！
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netking
发表于 2009-9-7 14:20:41 | 显示全部楼层
Thanks & Great!!
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Iamterry
发表于 2011-1-1 22:23:52 | 显示全部楼层
nice paper, which can be downloaded on internet
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