设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 状态机的经典教材FSM-Based Digital Design Using Veril ...

1 ... 11 12 13 141516 17 18 19 ... 47 / 47 页下一页

返回列表发新帖

楼主: like027

状态机的经典教材FSM-Based Digital Design Using Verilog HDL

发表于 2009-5-27 00:06:18 | 显示全部楼层

good book!

回复支持反对

发表于 2009-5-27 00:08:00 | 显示全部楼层

so far so good!!

回复支持反对

发表于 2009-5-27 15:30:52 | 显示全部楼层

thanks a lot!

回复支持反对

发表于 2009-5-27 20:00:42 | 显示全部楼层

谢谢楼主

回复支持反对

发表于 2009-5-27 20:15:08 | 显示全部楼层

i looked for it a long time ago!!!!!! thanks

回复支持反对

发表于 2009-5-30 20:26:13 | 显示全部楼层

asqdasddddddddddd

回复支持反对

发表于 2009-5-30 20:29:07 | 显示全部楼层

Machine Revisited 379
D.3 The Memory Tester Finite-State Machine in Section 5.6 383

回复支持反对

发表于 2009-5-30 20:33:54 | 显示全部楼层

file:///C:/Documents%20and%20Settings/Administrator/%E6%A1%8C%E9%9D%A2/1598295292.pdf

回复支持反对

发表于 2009-6-20 09:38:31 | 显示全部楼层

好资料，感谢楼主!

回复支持反对

发表于 2009-6-22 18:25:52 | 显示全部楼层

不错的

回复支持反对

1 ... 11 12 13 141516 17 18 19 ... 47 / 47 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-15 08:24 , Processed in 0.137111 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表