Synplify Pro的使用

yybinliu

Synplify Pro在编译xilinx的FPGA时,不能识别xilinx的DLL,编译不能通过,应该怎么样设置了?

一声叹息

用/*synthesis syn_black_box*/将DLL声明成黑匣子

arena

attribute syn_black_box : boolean;
attribute syn_black_box of your_DLL: component is true;

yybinliu

谢谢了

yaolung

糟糕我還是不太瞭解ㄟ，
我在引用ISE coregen所產生的single port ram 的IP時 ，用synplify pro進行綜合時出現下列waring，請問各位大大我該如何讓synplify把這個IP當成一個black box，
是在那個部分加上//syn_black_box嗎還是該如何修改ㄋ？下列兩個waring該如何修正？
@W: single_port_blockmem_1.v(31): Unrecognized synthesis directive tools.
@W: single_port_blockmem_1.v(43): black_box attribute has been renamed to syn_black_box. Change black_box usage to synthesis syn_black_box for upward compatibility.

yaolung

解決一個了@@還有一個不知道怎摸處理
請各位大大幫幫忙吧^^
@W: single_port_blockmem_1.v(31): Unrecognized synthesis directive tools

bravelu

这个warning没有任何问题，可以忽略。

yaolung

那在請問一下這個有辦法消除嗎???
還有在用synplify進行maping時遇到下列問題：
@W: single_port_blockmem_1_top.v(9): Blackbox <single_port_blockmem_1> is missing a user supplied timing model. This may have a negative effect on timing analysis and optimizations (Quality of Results)
我試過把SCOPE加入，可是不知道是不是我不會設定還是怎摸的，
還是出現一樣的問題，煩請各位大牛幫忙解決一下，謝謝。

bravelu

这个应该是说synplify里面缺乏你调用的这个ram的时序模型，所以它做时序分析的时候可能会不准。
但是综合器本身的时序分析也可以只是参考一下（当然这可能会对软件分析关键路径有影响）。总之，如果在布线工具中的时序报告满足你的要求就没有问题。

yaolung

多謝bravelu大牛的解答～～
那摸我可以去哪裡找時序模型咧～??
還是就先不管他好囉^^
總之，真是太謝謝你囉