Verilog_A怎么仿真

147107186s · 发表于 2008-6-25 00:03:54

您需要登录才可以下载或查看，没有账号？注册

×

小弟初学Verilog—A。

想知道用什么软件编译、仿真Verilog_A代码。

谢谢！

yeyuren · 发表于 2010-9-13 01:31:13

同问啊

bambucha2007 · 发表于 2011-5-23 14:33:57

O_O.dddddddddddd

nftyrose13 · 发表于 2011-5-30 08:49:50

我也想知道啊，又说cadence的，可是我的Cadence里面没找到

appleblue · 发表于 2011-9-22 11:30:09

我也想知道啊，又说cadence的，可是我的Cadence里面没找到
nftyrose13 发表于 2011-5-30 08:49

登录/注册后可看大图

可以在cadence中直接编写veriloga文件，然后生成symbol，再建个schematic顶层文件，调用先前的
veriloga模块，然后用spectre就可以仿真了。

账号		自动登录	找回密码
密码			注册