请问designware 怎么在fpga上应用？

heidong123

   

zzj0329 发表于 2020-10-31 18:37
DW*.v的文件直接丢给vivado综合，syn可以顺利通过，但是识别成blackbox了，然后imp报错说找不到blackbox
...

synplify是synopsys家的吗，为什么它能综合DW*.v，而vivado不可以？


edf文件我的理解类似于verilog网表，可以这样理解吗？

heidong123

   

zzj0329 发表于 2020-10-31 18:37
DW*.v的文件直接丢给vivado综合，syn可以顺利通过，但是识别成blackbox了，然后imp报错说找不到blackbox
...

synplify是synopsys家的工具吗，为什么它可以综合DW*.v而vivado不行？

edf文件我的理解是另一种形式的verilog网表，可以这样理解吗？