在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 2565|回复: 2

请教个简单的时序问题

[复制链接]
发表于 2008-4-5 12:23:50 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
我们的课程是设计一个SRAM。其中一个小模块是将读写WR信号转换成prec,实际功能上是没有任何改变的,相当于导线似的。但是老师给的参考电路图中,“读”信号的路径中加了四个反向器,有意比“写信号”多出几个门的延时。如此设计的真正用意是什么呢?
老师解释得有些简略含糊,好像是“写”信号的后续操作要比“读”信号的要复杂些,所以前面的传输要缩短时间,为后面节约时间,最终能达到读写同步的效果。
自己还是不太理解,请高手指点一下迷津吧,谢谢!
发表于 2008-4-5 15:32:23 | 显示全部楼层
不清楚,同问。
回复 支持 反对

举报

发表于 2008-4-5 19:16:22 | 显示全部楼层
我想你们的设计是否是基于FPGA的?
如果是的话,我们在设计中也遇到这样的问题,这样做是因为没有做时序约束而采用的折中方法。
关于这个问题,我们有请教过俊龙的工程师,针对(altera的FPGA),他们在库中提供了LCELL,就是为了专门做timing的,
我建议楼主试试用LCELL代替4个not,观察一下试验结果。。
我抛个砖,希望高手共同讨论!
回复 支持 反对

举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐

奖励300信元 | 下载SoC设计技术(视频+PDF资料)
奖励300信元 | 下载SoC设计技术(视频+PDF资料)
元 | 下载SoC设计技术(视频+PDF资料) 奖励300信元

查看 »

X

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-24 11:29 , Processed in 0.106449 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表