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Principles of Verifiable RTL Design

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debuger
发表于 2008-3-17 11:04:16 | 显示全部楼层 |阅读模式

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debuger
 楼主| 发表于 2008-3-17 11:07:51 | 显示全部楼层
发错地方了，麻烦版主帮忙移动到

ASIC/FPGA/CPLD 设计(数字前端)

版面吧，多谢了
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