混仿时，config中只能识别到顶层的数字电路，识别不到子模块数字电路是为什么？

typhoon222

   

cotonier 发表于 2025-6-27 12:39
你数字部分用的什么引擎？xcelium(xrun)，questa adms还是别的？
貌似你对混仿流程不熟，建议找个经常做这 ...

INCISIVE.

这个worklib是存放所有数字子模块的lib？是verilog已经转到virtuoso的文件？

typhoon222

   

cotonier 发表于 2025-6-27 12:39
你数字部分用的什么引擎？xcelium(xrun)，questa adms还是别的？
貌似你对混仿流程不熟，建议找个经常做这 ...

在pre-compiled libs加入库后仿真，报这个错。

cotonier

   

typhoon222 发表于 2025-6-27 14:39
INCISIVE.

这个worklib是存放所有数字子模块的lib？是verilog已经转到virtuoso的文件？

如果用Cadence的一套，最好升级到xcelium吧。20.09以上版本。

typhoon222

   

cotonier 发表于 2025-7-2 13:22
如果用Cadence的一套，最好升级到xcelium吧。20.09以上版本。

INCISIVE已经跑通了。