设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › vcs后仿真中怎么快速找出网表中的跨时钟域的第一级器件 ...

12 / 2 页

返回列表发新帖

楼主: easonjake333

[求助] vcs后仿真中怎么快速找出网表中的跨时钟域的第一级器件屏蔽

楼主| 发表于 2024-10-30 14:15:14 | 显示全部楼层

lolina 发表于 2024-10-30 11:16
负责综合的同事通过写tcl脚本把cell提取出来
1. 自己设计的代码，就像回帖说的，包一个common模块，名字起 ...

好的，谢谢大佬分享

回复支持反对

12 / 2 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-29 10:56 , Processed in 0.080024 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表