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[求助] xilinx VC709 PLL问题

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海阔天空hou

发表于 2015-9-13 16:21:29 | 显示全部楼层 |阅读模式

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在做一个系统整体设计时，资源BRAM占用比较多的情况下，全局时钟一共有五个，VC709开发板系统时钟200M，两块DDR产生的用户时钟（都设置的125M），以及PLL产生的两个时钟50M和160M；当系统编译时如果PLL不生成这个160M时钟，程序可以正常编译过去，而当PLL生成这个时钟时，系统在route_design时会提示没有布线成功，这是全局时钟网不够的问题么？
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