如何用Verilog实现多个信号的逻辑运算？

goldenmelon · 发表于 2010-4-22 20:02:25

是这样的，我用并行前缀计算实现一个模加法器，g0是进位生成信号，是由输入的两个操作数相与得到的，因此声明成线网类型，我只是觉得这样实现麻烦，而且以前也碰到过这种情况，一直没有一个简单的写法，所以请教下高手，能否有更好的解决办法？

qushaobo · 发表于 2010-4-23 18:02:16

呵,写法不是主要.

reinhart · 发表于 2010-4-27 15:38:02

assign pt=&g0; 就可以了
位与语法

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