设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 谁能给个用vhdl或者verilog写的关于浮点数运算的例子啊 ...

1 2 34 / 4 页

返回列表发新帖

楼主: du139123456789

谁能给个用vhdl或者verilog写的关于浮点数运算的例子啊

发表于 2012-11-28 11:59:12 | 显示全部楼层

verilog浮点数的运算单元实现，是个好东西啊，最近看看，很神奇啊

回复支持反对

使用道具举报

发表于 2013-8-8 20:59:43 | 显示全部楼层

学习一下哈

回复支持反对

使用道具举报

发表于 2013-8-13 15:59:32 | 显示全部楼层

module floatmul(clk,reset,oz,ost);
//input[31:0] ix,iy;
input clk,reset;
output[ ...
zhouxw1111 发表于 2008-8-5 11:10

登录/注册后可看大图

牛！！！

回复支持反对

使用道具举报

1 2 34 / 4 页

返回列表发新帖

关闭

站长推荐 /1

X

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-7-19 17:35 , Processed in 0.073109 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表