折叠共源共栅增益，小信号电流泄露

虎瘦雄心

我在仿真折叠共源共栅时发现，这种结构在交流仿真时有小信号电流通过M4的衬底，也就是B端，流到地上，导致实际仿真的增益比理论增益大大降低，第二种结构就会好很多，个人猜测是因为第一种结构输出处的电压太大所致，有大佬遇到过这种情况吗

castrader

漏致势垒降低效应

Riching

输出点的管子VDS太大了吧，这应该和结构没关系呀，如果是仿真增益用闭环来仿，那你输出电压是一定的

虎瘦雄心

   

Riching 发表于 2025-6-25 14:18
输出点的管子VDS太大了吧，这应该和结构没关系呀，如果是仿真增益用闭环来仿，那你输出电压是一定的 ...

我猜测就是输出点的电压太大了，因为第二种结构输出电压低嘛，搞不懂为什么小信号电流会泄露那么多。

Riching

   

虎瘦雄心 发表于 2025-6-26 17:11
我猜测就是输出点的电压太大了，因为第二种结构输出电压低嘛，搞不懂为什么小信号电流会泄露那么多。
...

接成单位增益的话，输出电压和输入共模一样啊，为啥会第二种结构输出电压低。原因可以参照我这个帖子，之前我也遇到类似的问题 https://bbs.eetop.cn/thread-980268-2-1.html

Riching

   

Riching 发表于 2025-6-26 17:32
接成单位增益的话，输出电压和输入共模一样啊，为啥会第二种结构输出电压低。原因可以参照我这个帖子，之 ...

像前面人说的漏致势垒降低效应，格雷书有具体解释

sheji21

   

虎瘦雄心 发表于 2025-6-26 17:11
我猜测就是输出点的电压太大了，因为第二种结构输出电压低嘛，搞不懂为什么小信号电流会泄露那么多。
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就像Riching说的，你接成闭环，VOUT一样的情况下，还是会泄露吗？

虎瘦雄心

   

sheji21 发表于 2025-6-26 17:39
就像Riching说的，你接成闭环，VOUT一样的情况下，还是会泄露吗？

接成闭环不会