位宽问题

Darnew · 发表于 2025-6-24 18:52:52

我想问下数字ic设计中位宽过大有什么弊端吗？
我老师说师兄的verilog，位宽太大了，写的不好，位宽太大咋了？

Carmelo · 发表于 2025-6-24 18:52:53

Darnew 发表于 2025-6-26 15:15
和扇出有关系吗？

不是扇出，你就算是一万个bit，但每个bit驱动的逻辑很小，扇出也很小，主要是如果你拿这一万bit一起做逻辑，电路就会很复杂，逻辑深度会很深，综合工具为了使电路满足时序，优化难度就会变大。

Patrick0809 · 发表于 2025-6-25 13:03:59

增加综合难度

Carmelo · 发表于 2025-6-26 10:56:44

位宽太大，逻辑深度变大，综合难度增加，时序不好收敛

Darnew · 发表于 2025-6-26 15:15:32

Carmelo 发表于 2025-6-26 10:56
位宽太大，逻辑深度变大，综合难度增加，时序不好收敛

和扇出有关系吗？

Darnew · 发表于 2025-6-26 15:17:44

Patrick0809 发表于 2025-6-25 13:03
增加综合难度

和扇出有关系吗？

Patrick0809 · 发表于 2025-6-26 15:33:13

Darnew 发表于 2025-6-26 15:17
和扇出有关系吗？

没关系吧，扇出大是设计的问题，不是位宽大的原因，对时序影响大

账号		自动登录	找回密码
密码			注册

[求助] 位宽问题